高速电路、射频电路调试中，信号反射、串扰、辐射超标等问题屡见不鲜，且难以定位根源。这些问题大多源于布局阶段对信号完整性（SI）与电磁兼容性（EMC）的忽视 —— 高速线过长、平行走线、无参考平面、敏感信号靠近干扰源。SI 与 EMC 布局的核心，是缩短关键信号路径、隔离干扰、控制阻抗、保证回流完整，从源头减少信号畸变与电磁干扰。

一、高速信号布局：短直少过孔，参考平面完整

高速信号（时钟、DDR、PCIe、USB4，频率≥100MHz）对路径长度、阻抗、回流路径极度敏感，布局需严格遵循以下规则：

路径最短化：高速线长度严格控制，时钟线≤5mm，DDR 数据线≤10mm，差分线（PCIe/USB）长度误差≤5mil；走线短直，避免 90° 拐角（改用 45° 或圆弧），减少阻抗突变与信号反射。

内层优先，参考完整：高速线优先走内层，紧邻完整地层，形成带状线结构，屏蔽干扰、减少辐射；严禁跨电源 / 地分割区域，避免回流路径断裂、阻抗不连续。

差分线严格对称：差分对（如 HDMI、以太网）等长、等间距、平行走线，间距≥3 倍线宽，减少共模干扰；远离干扰源，下方铺完整地平面，保证回流对称。

减少过孔数量：高速线尽量不走层，过孔数量≤1 个，每个过孔引入约 1nH 电感，导致阻抗突变、信号损耗增加；过孔靠近引脚，减少表层走线长度。

二、串扰控制：3W 规则，隔离屏蔽

串扰是相邻走线间的电磁耦合干扰，高频下尤为严重，布局需从间距、平行长度、屏蔽三方面控制：

3W 间距规则：相邻走线中心距≥3 倍走线宽度，串扰可降低 70% 以上；高速线与普通信号线间距≥5 倍线宽，与电源线间距≥3 倍线宽。

避免长距离平行：不同网络走线尽量垂直交叉，平行长度≤5mm；高速线与时钟线严禁平行，远离开关电源、功率电感等强干扰源。

敏感信号包地屏蔽：模拟小信号、时钟线两侧布地线（Guard Trace），通过过孔（间距＜1/4 波长）连接地层，形成屏蔽隔离，减少串扰与外部干扰。

三、EMC 布局：分区隔离，远离板边

EMC 性能在布局阶段已基本定型，核心是干扰源与敏感器件隔离、辐射源远离板边、接口滤波前置。

干扰源集中远离敏感区：开关电源、功率管、时钟驱动器、继电器等高噪声源集中布局，远离模拟电路、传感器、晶振、复位电路等敏感器件，隔离距离≥5mm。

高频辐射源远离板边：晶振、RF 芯片、高速接口远离 PCB 边缘（距离≥3mm），板边易形成天线，放大辐射干扰；时钟线、高频线严禁沿板边走线。

接口滤波前置：USB、网口、电源口等外部接口的滤波电容、ESD 保护、共模扼流圈紧邻接口，缩短干扰路径，防止外部噪声注入、内部噪声辐射。

屏蔽与接地强化：高辐射区域（RF、时钟）下方铺完整地平面，加密接地过孔；必要时加金属屏蔽罩，良好接地，抑制辐射干扰。

四、模拟与射频信号布局：极致隔离，低寄生

模拟小信号：运放、传感器信号路径最短，远离数字线、电源线；模拟地完整，无分割，运放电源引脚紧邻去耦电容，减少噪声耦合。

射频（RF）信号：独立隔离区域，天线远离干扰源，匹配电路（电感、电容）紧邻 RF 芯片引脚，走线短直、阻抗受控（50Ω）；RF 区域铺完整地平面，周围加接地屏蔽墙，减少辐射与干扰。

五、常见误区与避坑要点

高速线走表层且过长：易受干扰、辐射强，阻抗不稳定。优化：内层布线，紧邻地层，缩短长度。

敏感信号跨分割区域：回流路径断裂，干扰严重。优化：远离分割线，走完整参考平面上方。

接口滤波元件远离接口：干扰路径长，滤波失效。优化：元件紧邻接口，缩短走线。

数字线穿越模拟区：数字噪声串入模拟电路，信号失真。优化：分区隔离，禁止跨区布线。

信号完整性与 EMC 布局是高速、高精度电路设计的核心，需严格控制路径长度、阻抗、回流与隔离。工程师需从源头规避干扰，平衡性能与布局复杂度，才能减少后期调试整改。